一种片上低触发电压高耐压NMOS ESD防护结构设计

摘要：设计了一种触发电压低于10 V，HBM耐压超过4 kV的低触发、高耐压NMOS ESD防护结构.通过带钳位的栅耦合RC网络来适当抬升ESD泄放管栅压与衬底电压.在提高泄放能力与降低触发电压的同时，依然保持了较高的二次击穿电流It，从而增强了MOS防护结构在深亚微米CMOS电路中的ESD防护能力.该结构最终在CSMC HJ018工艺流片，并通过TLP测试平台测得触发电压低于10 V，二次击穿电流3.5 A，达到设计要求.

关键词：ESD；衬底触发；栅耦合；TLP

中图分类号：TN47 文献标识码：A

随着CMOS工艺技术的发展进入到深亚微米阶段，片上ESD防护设计已成为集成IC可靠性设计的关键.一般民用HBM耐压标准为2 kV，测试电压抬升率为2 kV/10 ns.军用HBM耐压标准参照美军军标MIL-STD-883Gmethod 3015.7，HBM耐压标准为4 kV以上，测试电压抬升率4 kV/10 ns.[1]深亚微米工艺下器件耐压能力的降低，向设计高ESD防护能力器件提出了挑战.本文旨在设计一种触发电压低于10 V，HBM耐压达到军用标准的MOS ESD防护器件.

GGMOS防护器件由于和COMS工艺兼容，设计简单，可移植性强，已成为目前通用集成电路中最常用的ESD防护器件.随着集成电路工艺技术不断发展，器件特征尺寸不断缩小，金属氧化物半导体的栅氧厚度越来越薄，晶体管耐压能力降低，对片上ESD防护结构也提出了更低触发电压的要求.典型GCMOS单元采用栅耦合电容技术可降低典型GGMOS触发电压，提高泄放能力.但随着栅耦合电压的提高，典型MOS防护器件的耐压能力降低[2]，因此，同时达到高耐压等级与低触发电压成为典型MOS ESD防护结构设计中一大难题.文献[3-4]研究表明，对GGMOS结构衬底端进行电流注入能在降低其触发电压的同时提高其二次击穿电流It.本文所设计结构在此基础上，同时利用栅耦合电容技术，设计栅电压控制模块，减小栅电压对MOS管耐压能力的影响，在降低了GGMOS结构触发电压的同时，保证了该结构的高耐压能力，完成了一种改进型片上低触发电压高耐压NMOS ESD防护结构的设计.

1低触发、高耐压NMOS ESD防护结构原

理分析

1.1结构分析

该结构利用电容耦合ESD电压信号抬升主泄放管MN2/MN3衬底电位，对衬底注入电流i0与i3，同时MN2/MN3栅极接地，使其在正常工作时关闭，防止漏电.研究发现，随着注入电流的增加，二次击穿电流It也得到相应提升.[4]

该结构主要泄放机制仍然为击穿主泄放管MN2/MN3漏极与衬底间PN结，因而典型工艺下触发电压较高，且通过衬底的泄放能力有限.为了取得更低触发电压、更高泄放能力的MOS泄放结构，本文在此结构的基础上，将原本接地的主泄放管栅端接入R0与C0构成的触发网络，利用电容耦合抬升主泄放管栅极电位[7]，使其在高压下处于微导通状态.图2为本文改进型结构的剖面示意图.改进主要集中在A和B两处，将泄放管MN3与MN2的栅极接入触发电路，并在触发电路中增加钳位管mn0，限制栅极电位上升的幅度.

主泄放管MN2/MN3的微导通，使泄放能力更强的沟道也成为ESD能量的泄放通道，增加了沟道泄放电流i4与i5，从而增强该结构的泄放能力.同时，由于处于微导通状态的MOS管具有更低的击穿电压，从而使抬升栅电位后的结构具有更低的触发电压[8].但是，主泄放管栅电位的抬升，也增加了端口正常工作时的漏电.同时，主泄放管的栅电位的过度爬升会降低主泄放管二次击穿点电流从而降低其耐压能力[3].为了尽量减小漏电，保证泄放管的耐压能力，需要合理设计栅端电位的抬升量，使正常工作信号输入时，栅电位抬升较小，减小漏电； 而在ESD信号输入时，栅电位抬升较大，使主泄放管导通.同时需加入钳位机制限制栅端电位的上升，结合抬升衬底电位可提高MOS管二次击穿电流It这一特征[4].可适当增加注入衬底的电流量来抵消抬升栅电位对主泄放管耐压能力的影响，最终使得该结构在达到较低触发电压的同时，还能保持较高的耐压能力.

3结论

本文采用栅耦合技术，使所提出的ESD结构在CSMC HJ018工艺典型击穿值10 V之前即触发.同时，利用抬升衬底电位可提升二次击穿电流It这一特点，成功弥补了栅耦合MOS ESD泄放结构二次击穿点低的缺点，在降低ESD泄放结构触发电压的同时保持较高二次击穿电流，在CSMC HJ018工艺下完成了一款触发电压低于10 V，HBM防护等级达到4 kV军用级别的NMOS ESD防护结构，优化了栅耦合技术在MOS ESD泄放结构中的应用.

参考文献

[1]Department of Defense of USA. MIL-STD-883Gmethod 3015.7[S]. Washington， DC： Department of Defense of USA， 2006.

[2]OH K H， DUVVURY C， BANERJEE K， et al. Gate bias induced heating effect and implications for the design of deep submicron ESD protection[C]//Proceedings of IEDM '01. New York： IEEE， 14.2.1-14.2.4. 　　[3]KER Ming-dou， CHEN Tung-yang. Substrate-triggered technique for on-chip ESD protection design in a 0.18 μm salicided CMOS process[J]. IEEE Transactions on Electron Devices，2003， 50(4)：1050-1057.

[4]KER Ming-dou， CHEN Tung-yang. Substrate-triggered ESD protection circuit without extra process modification[J]. IEEE Journal of Solid-state Circuits， 2003， 38(2)：295-302.

[5]吴晓鹏. 基于深亚微米CMOS工艺的静电防护器件研究[D].西安：西安电子科技大学物理与光电工程学院，2013： 45-46.

WU Xiao-peng. A study of ESD protection device based on deep submicron CMOS technology[D]. Xi'an： School of Physics and Optoelectronic Engineering， Xidian University， 2013： 45-46.(In Chinese)

[6]宁慧英，臧晶. 基于深亚微米工艺的ESD保护器件优化设计[J].机械设计与制造，2012(5)：134-136.

NING Hui-ying， ZANG Jing. Design optimization of ESD protection device based on submicron CMOS process [J]. Machinery Design & Manufacture， 2012(5)：134-136.(In Chinese)

[7]李志国，余天宇，张颖，等. 基于RC触发NMOS 器件的ESD 电路设计[J]. 半导体集成电路，2014， 39(8)：579-583.

LI Zhi-guo， YU Tian-yu， ZHANG Ying， et al. Design of the ESD circuit based on the RC triggered NMOS device[J]. Semiconductor Technology， 2014， 39(8)：579-583. (In Chinese)

[8]BICLEANU D P， NICUTA A M， SALCEANU A. A novel ESD protection structure used to enhance the safety of the MOSFET integrated circuitry[C]// Proceedings of 2013 8th International Symposium on Advanced Topics in Electrical Engineering. New York： IEEE， 2013：1-6.

[9]陆坚，朱卫良. 一种新型IC保护单元ESD评价方式―TLP测试[J].电子与封装，2008， 8(12)：13-16.

LU Jian， ZHU Wei-liang. The new method for IC ESD protect constructures―TLP [J]. Electronics and Packaging， 2008， 8(12)： 13-16.(In Chinese)