VHDL输出占空比不同的方波
上传者：孙为|上传时间：2015-04-25|密次下载
VHDL输出占空比不同的方波
1 任务与要求：设计VHDL模块，输入模块的时钟信号为50Mhz输出如以下参数的方波信号，周期为105us，占空比为2/3的方波信号。 2 方案如下：输入的信号周期 T=1/50M=0.02us，要输出105us的信号就需要计数器来实现，并且占空比为2/3，那么
输出信号的低频范围: T1=105/3=35us；需要计数次数为 N1=35/0.02=1750；
输出信号的高频范围:T2=105/3*2=70us；需要计数次数为 N2=70/0.02=3500；
因此，当计数在n<1750时输出低频信号，当1750<n<5250时输入高频信号，然后计数清零。
3 程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all; --设计库和程序包调用；
entity cuiwenfei is
port(cuiin:in std_logic;
cuiout:out std_logic); --电路模块端口说明和定义；
End cuiwenfei;
architecture hxl of cuiwenfei is
signal cuicount:std_logic_vector(15 downto 0);
Begin --结构体说明部分； process(cuiin)
begin
if(cuiin'event and cuiin='1') then -- 输入信号发生变化；
if(cuicount<1750)then -- 判定计数器的计数；
cuicount<=cuicount+1; -- 计数器自增；
cuiout<='0'; -- 输出低频信号； elsif(cuicount<5250) then
cuicount<=cuicount+1;
cuiout<='1'; -- 输出高频信号； else cuicount<="0000000000000000"; -- 计数器清零； end if;
end if;
end process; --结束； end hxl;
4 仿真：
通过创建一个vdf文件，来实现电路的仿真测试，设置输入信号为0.02us，得到结果
内容需要下载文档才能查看
因为输出信号的周期大于最大仿真值，所以只能看到一半周期信号。
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