简易数字跑表设计

上传者：陆文娟
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上传时间：2015-05-04
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简易数字跑表设计

西安郵電大学

数字控制系统课程设计报告书

院(系)名称：学生姓名：专业名称：班级：时

自动化学院

自动化自动1103

间： 2014年9月1日至2014年9月12日

乘法器设计

一、设计要求：

计时精度10ms,计时范围59.99秒。

（1）对单人计时，能实现暂停、显示及清零功能，在数码管上实时显示，设置启动/暂停、清零按键；

（2）对多个人同时计时，在数码管上实时显示，并能回显出六个时间。可控制显示，设置清零、取时按键；

（3）采用状态机设计；

（4）百分秒在数码管上实时显示，秒利用多个数码管显示BCD值。

二、设计过程： 1.方案设计： 1)画状态图：

按键状态输出复位：00 开始：S0 清零：z=0; 启/停：01 计数：S1 不清零：z=1; 存/回显：10 暂停：S2 存/回显：S3

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2）写程序：

·在一个module模块里，有多个always块； ·有分频、计数、存储、输出等模块；

·测试模块的输入输出与源程序的输入输出相反； 2.系统仿真：

Verilog仿真所需仿真环境：modelsim 3.管脚配置： 1.

四、软件设计：源程序

module paobiao(clk,rst,pause,save,mg,md,bg,bd);//秒高，秒低，百分秒高，百分秒低

input clk,rst,pause,save; output reg [3:0] mg,md,bg,bd; reg [15:0] zd,zz,zg;//中间变量 reg [17:0] count1; reg clk1;//100ms

reg pause_temp,save_temp;//取上升沿 reg [13:0] count2,reg0,reg1,reg2,reg3,reg4,reg5; reg [2:0] count3;// reg [1:0] state,next_state; reg cn1;

parameter S0=2'b00,S1=2'b01,S2=2'b11; //分频

always @(posedge clk or negedge rst) begin if(!rst) count1<=0;

else if(count1==200000) count1<=0;//200000 else count1<=count1+1; end

always @(posedge clk ) begin if(!rst) clk1<=0;

else if(count1==99999) clk1<=~clk1;//99999 else clk1<=clk1;

end //总计时

always @(negedge clk1 or negedge rst)//clk1 begin if(!rst) count2<=0;

else if(state==S1) count2<=count2+1; // else if(state==S2) count2<=count2; else count2<=count2; end

//存储个数计数

always @(negedge rst or negedge save) begin if(!rst) count3<=0;

else if (next_state==S1) count3<=count3+1; else if (next_state==S2) count3<=count3-1; else count3<=count3; end

//毫秒低位显示结果

always @(negedge rst or posedge clk) begin if(!rst) bd<=0;

else if(state==S1) bd<=count2%10;

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