基于FPGA的数字通信实现多路数据时分复用和解复用系统系统

摘 要 本设计实现多路数据时分复用和解复用系统。设计分为发端和收端，以
FPGA 作为主控核心。发端系统有三路并行数据输入：A/D 转换数据，拨码开关 1
路和拨码开关 2 路。这三路数据在 FPGA 的控制下作为串行码分时输出。发端
FPGA 包括分频模块、复用模块和电压显示模块。在收端，串行数据进入 FPGA，
并由FPGA 提取位时钟，识别帧同步并解复用发端打包的三路码。收端的 FPGA 包
括数字锁相环模块、解复用模块和电压显示模块。发端 FPGA 输入有三路 8-bit 数
据：第一路为 A/D 数据、第二路和第三路是拨码开关产生的数据，另外插入一路
巴克码。这四路码组成一帧，由 FPGA 对其时分复用。A/D 输入端的模拟信号的
电压值通过 FPGA 处理，显示在数码管上。在收端，FPGA 首先提取位同步，然
后识别帧同步，一旦识别出帧同步，FPGA 分别解复用三路数据。本文详细阐述了
此系统的设计方法，制作过程以及制作过程中的问题。设计者的工作包括：系统各
部分电路元件的确定、确定系统框图、画出系统原理图、根据原理图设计 FPGA 的
RTL代码、综合、仿真 RTL 代码、设计 PCB 板和在线调试 FPGA 功能。关键字：
数字锁相环；帧同步；时分复用；Verilog HDL 语言；串行 A/D 变换； Abstract The
system is designed for data multiplexed and de-multiplexed. It is based on TDM.The
system includes the transmitter and the receiver. They are implemented mainly by
FPGA.There are three inputs in the transmission system: data from A/D converter DIP1
and DIP2.The three channels are out serially and time-divisional under the FPGA’s
control. The FPGAin the transmitter is divided into four modules which are frequency
divider Barker generatordata multiplexer and voltage display. Voltage display is used for
processing the data convertedby ADC and sending it to the LED. The serial data are
serial shifted into the FPGA in thereceiver. Bit-synchronize and frame-synchronize are
both picked up and then de-multiplex.The FPGA in the receiver is divided into three
modules which are digital PLL datade-multiplexer and voltage display. The transmitter
will multiplex four ways of 8-bit paralleldata. The first way is ADC data the second and
the third way is generated by dip-key. Theother is Barker code used for frame
synchronizing. The receiver will maintain the bitsynchronizing recognize one frame and
de-multiplex three ways data. The essay will discussthe design progress the programming
idea and some problems. Works have to be done by thedesigner are: Specify all system
components Make system specification Draw systemschematics Write RTL code
according the schematics Synthesis and simulate the RTL codeDesign the PCBs Validate
the functions of the FPGA on-line.Keywords: DPLL Frame-synchronize TDM Verilog
HDL Serial A/D convert 目 录引言 11 数字复接系统简介 52 数字复接方法及方式
62.1 数字复接的方法 62.2 数字复接的方式 63 系统原理和各模块设计 63.1 系统
原理及框图 63.2 发端系统设计 73.3 收端系统设计 93.4 FPGA 的设计流程
113.4.1 设计输入 113.4.2 设计综合 123.4.3 仿真验证 123.4.4 设计实现 123.4.5
时序分析 123.5 发端 FPGA 设计 133.5.1 分频模块 143.5.2 复接模块 153.5.3 显
示模块 163.5.4 编译与仿真 183.6 收端 FPGA 设计 193.6.1 数字锁相模块
203.6.2 解复用模块 213.6.3 显示模块 223.6.4 编译与仿真 223.7 数字锁相环原理
及设计 233.8 串行 A/D 工作原理 253.9 并行 D/A 的工作原理 263.10 Altera
Flex10K10 介绍 274 系统调试 325 QuartusII 软件及 Verilog 语言简介 325.1
QuartusII 软件简介 325.2 Verilog 语言简介 346 结论 35谢辞 36参考文献 37附录
38引言 数字复接、分接技术发展到 80 年代已经趋于成熟，形成了完善的 EI、TI 系