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计数器实验EDA

上传者:耿彦辉
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上传时间:2015-05-07
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计数器实验EDA

10进制计数器 包括允许输入端 复位输入端 进位输出端 EDA

实验五 计数器设计

(一)实验目的 :

熟悉QuartusⅡ的VHDL文本设计过程,学习简单时序电路的设计、仿真和测试。

(二)实验仪器:

计算机一台, ALTERA公司Cyclone系列芯片实验箱。

(三)实验原理:

对于异步清零和同步加载与时钟使能的计数器:当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD中任一信号发生变化,都将启动进程。此时如果RST为‘0’,将计数器清零,该操作独立于CLK,如果RST为‘1’,则看是否有时钟信号的上升沿,如果有且EN=‘1’,接下去是判断加载控制信号LOAD的电平,如果LOAD为低电平,则允许将输入口的四位加载数据置入计数器中,以便计数器在此基础上累计计数。如果LOAD为高电平,则允许计数器计数;此时若数值小于9,计数器将进行正常计数,否则计数器清零。但如果EN=‘0’,则计数器保持原值不变。

(四)实验内容:

设计含异步清零和同步加载与时钟使能和进位信号的计数器,给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

实验程序:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT (CLK,RST,EN,LOAD : IN STD_LOGIC;

DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);

DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );

END CNT10;

ARCHITECTURE behav OF CNT10 IS

BEGIN

PROCESS(CLK, RST, EN,LOAD)

VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

IF RST = '1' THEN Q:= (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数(同步使能)

IF LOAD = '0' THEN Q:= DATA;ELSE --由LOAD='0'装载新数据 IF Q < 9 THEN Q:= Q + 1; --允许计数,检测是否小于9

ELSE Q:= (OTHERS =>'0'); --大于9,计数值清零 END IF;

END IF;

END IF;

END IF;

IF Q = "1001" THEN COUT <= '1'; --计数大于9,输出进位信号

ELSE COUT <= '0';

10进制计数器 包括允许输入端 复位输入端 进位输出端 EDA

END IF;

DOUT <= Q; --将计数值向端口输出 END PROCESS;

END behav;

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