西安交大数电实验组合逻辑实验报告
上传者：钱永刚|上传时间：2015-04-21|密次下载
西安交大数电实验组合逻辑实验报告
基于HDL 的组合逻辑电路实验
一、 实验目的
1. 学习使用ISE13.4 软件生成一个新工程文件；
2. 学习使用HDL 进行电路设计；
3. 学会编辑顶层文件和用户约束文件；
4. 熟悉仿真、综合、实现及FPGA 配置等；
5. 熟悉在Basys2 开发板上的简单外围设备的控制。
二、实验内容
组合逻辑Ⅰ
1. 使用HDL 设计一个新的逻辑功能：y=~(ab+cd)并验证。
HDL 源文件：
module fangyao1(
input a,
input b,
input c,
input d,
output y
);
assign y = ~(a&b|c&d);
endmodule
约束文件：
NET "a" LOC = "P11"; //SW0
NET "b" LOC = "L3"; //SW1
NET "c" LOC = "K3"; //SW2
NET "d" LOC = "B4"; //SW3
NET "y" LOC = "M5"; //LD0
仿真文件：
module fangyao1test;
// Inputs
reg a;
reg b;
reg c;
reg d;
// Outputs
wire y;
// Instantiate the Unit Under Test (UUT)
fangyao1 uut (
.a(a),
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