01艾燕智力竞赛抢答器设计

电子课程设计

——智力竞赛抢答器设计

学 院：电子信息工程学院 专业、班级：电气091501班 姓 名 ：艾 燕 学 号：200915010101 指导教师：闫晓梅 2011年12月

智力竞赛抢答器设计

一、 设计任务与要求

1. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0—S7表示。

2. 设置一个系统清除键和抢答控制开关，该开关有主持人控制。

3. 抢答器具有锁存与显示功能。即，选手按动按钮，锁存相应的编号，并在LED数码管上显示、同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

4. 抢答器具有定时强大功能，切一次抢答的时间由主持人设定（如30秒）。当主持人启动“开始”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续时间0.5秒左右。

5. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。

6. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时器上显示00。

二、 总体框图

1. 设计原理

根据对功能要求的简要分析，将定时抢答器电路分为主体电路和扩展电路两部分。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答器按钮时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成定时抢答及报警功能。

比赛开始时，节目主持人将开关置于“清零”位置，抢答器处于禁止工作状态，编号显示器灭灯，定时显示器上显示设定时间。当节目主持人宣布“抢答开始”，同时将控制开关拨到“开始”位置，抢答器处于工作状态，定时器开始倒计时。若定时时间到，却没有选手抢答时，系统报警，并封锁输入电路，禁止选手超时后抢答。如果选手在规定时间内按动抢答按钮时，抢答器要完成以下四项工作：1.优先编码器电路立即分辨出最先抢答者的编号，并由锁存器进行锁存，然后由译码显示电路显示编号； 2.扬声器发出短暂声响，提醒节目主持人注意:3.控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答； 4.控制电路要使定时器停止工作，时间显示器上显示剩余的抢答时间，并保持到主持人将

系统清零为止。当选手将问题回答完毕时，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。

根据对功能要求的理解，设计了如下方案。方案原理框图如图1所示。

2. 原理框图

图1 智力竞赛抢答器原理方框图

三、 选择器件

综上分析选择主要器件如下：

74LS279 ，74LS148 ， 74LS192 ，74LS183 ，555 , 74LS48。各器件管脚图及功能表如下:

1. 锁存器74LS279

（1）原理

a. S=R=1SRQQQQQQ态=1、=0，则SR=1、=0；若，SR触发器的现态=0、QQ=1，则锁存器的次态=0、=1。即S=R=1时，锁存器保持原状态不变。

QQb. 置0当S，R=0时，如果基本SR锁存器的现态为=1、=0，

QQQ因R=0，会使=1=1与S=1端翻转为0；如果基本SR锁

QQQQ存器的现态为=0、=1，同理会使=0，=1。只要输入信号S=1，R=0，

无论基本SR触发器的输出的现态如何，均会使输出次态置为0态。

QQc. 置1状态。当S=0、R=1时，如果锁存器的现态为=0、=1，因S=0

，

会使G11，而Q=1和R=1G2的输出端Q=0；同理当Q=1、Q=0，也会使锁存器的次态输出为Q=1、Q=0；只要S=0、R=1，无论锁存器现态如何，均会将触发器置1。

Q=1。d. 不定状态。当S=R=0时，无论锁存器的原状态如何，均会使Q=1，

当脉冲去掉后，S和R同时恢复高电平后，锁存器的新状态要看G1 和G2两个门翻转速度快慢，所以称S

=R

=0是不定状态，在实际电路中要避免此状态出现。

（2）逻辑符号和内部原理图

图2 74LS279逻辑符号 图3 SR锁存器内部原理图

（3）SR锁存器功能表

表1 SR锁存器功能表

2. 优先编码器74LS148

（1）74LS148管脚说明

74LS148是一个八线-三线优先编码器，该编码器由8个信号输入端，3个二

进制输出端，输入输出均为低电平有效。EI为输入使能端，低电平有效，当EI为低电平时，编码器处于工作状态；EO为输出使能端，只有在EI=0，且所有输入都为1时，输出为0；GS表征编码器的工作状态，当且仅当EI为低电平，且输入至少有一个为有效电平时，GS才有效。因此，可根据EI、EO、GS功能扩展端的特点，对电路进行相应控制。编码器在抢答电路中功能是判断抢答者的编号。

（2）逻辑符号

图4 74LS148逻辑符号

（3）真值表

表2 74LS148优先编码器真值表

3. 十进制同步加∕减计数器74LS192

（1）74LS192的逻辑符号

图5 74LS192引脚图和逻辑符号

（2）管脚说明

P0、P1、P2、P3——置数并行数据输入； Q0、Q1、Q2、Q3——计数数据输出； CR——清零端；

LD——置数端；