基于EMP7128的数字式相位测量仪_尹佳喜

-24-○应用与设计

《国外电子元器件》2004年第4期2004年4月

基于EMP7128的数字式相位测量仪

尹佳喜,

尹仕,

余密

430074)

(华中科技大学电工电子创新中心,湖北武汉

摘要:分析了基于Altera公司CPLD芯片EMP7128SLC84-15进行相位测量的基本原理,给出了用EMP7128SLC8415进行相位测量的硬件实现电路及VHDL源程序。

关键词:EMP7128SLC84-15;CPLD;相位;频率

分类号:TM935文献标识码:B文章编号:1006-6977(2004)04-0024-03

DigitalPhaseMetricalApparatusBasedonEMP7128

YINJia_xi,

YINShi,

YUMi

Abstract:Inthispaper,theprincipleofphasemetricalapparatusbasedonCPLDEMP7128SLC84-15ofAlter-acompanyisanalyzed,andthehardwarecircuitandtheVHDLprogramarealsogiven.Keywords:EMP7128SLC84-15;CPLD;phase;frequency

1器件简介

EMP7128SLC84-15是Altera公司的MAX7000S系列CPLD,它采用CMOS工艺,并以第二代矩阵结构为基础,实际上也是一种基于E2PROM的器件。RA0引脚接入的模拟电压可经A/D转换成数字信号。系统中的A/D模块有3个寄存器分别为:A/D转换结果寄存器(ADRES)、A/D控制寄存器0(ADCON0)和A/D控制寄存器1(ADCON1)。其中A/D控制寄存器0用于控制A/D模块的工作,寄存器的上电复位值是00H,未用位在执行读操作时为0,不能执行写操作,其它位均可读写。A/D控制寄存器1则只用了0～2位,这3位是A/D转换口配置位,通过这些位可将模拟口配置成不同的工作方式,包括模拟量输入输出、数字量输入输出以及参考电压。

以RA0通道为例,其A/D转换程序如下:BSFSTATUS,RP0;选择页面1CLRFBSFBCFMOVLWBCF

ADCON1PIE1,ADIESTATUS,RP00XC1PIR1,ADIF

;配置A/D输入;使能A/D中断;选择页面0;时钟、A/D接通;

;清除A/D中断标志

EMP7128SLC84-15有84个引脚,其中5根用于ISP

(InSystemProgrammable)下载,可方便地对其进行在系统编程。此器件内集成了6000门,其中典型可用门为2500个,有128个逻辑单元,60个可用I/O口,可单独配置为输入、输出及双向工作方式,2个全局

BCFBCF

INTCON,PEIEINTCON,GIE

;使能外围功能;使能所有中断

3结束语

本装置对需要温湿度实时控制的工作场合是非

常必要的,并且具有较大的应用价值。由于采用了一线数字温度传感器DS1820来实现多点温度采样,所以可实现多点温度采样的集中控制。配置的RS-232接口可使多个这样的装置方便地与上位机(计算机)互联,以实现温湿度的测控。该装置现已成功地应用于程控机房中,效果较好。

参考文献

[1]公茂法,等.单片机人机接口实例集[M].北京:北京航空航天大学出版社,1998.

[2]陆英.基于PIC单片机的控制系统的设计[J].微型机与应用,1999(4).[3]台湾WINBAND公司.W51300数据手册.

收稿日期:2003-09-08

咨询编号:040407

MOVWFADCON0

基于EMP7128的数字式相位测量仪

end;

architecturedataoffcounteris

signaltemp:stdlogicvector(19downto0);begin

P1:sig)process(

begin

ifsig'eventandsig=`1'then

图1工作波形图

-25-

时钟及一个全局使能端和一个全局清除端。EMP7128SLC84-15支持多电压工作,其传输延时为7.5ns,最高工作频率高达125MHz,并支持多种编程

方式,同时可利用Altera公司的第三代开发软件Max+PlusII方便地进行仿真、综合和下载。

ifclk=`1'then

temp<=temp+1;--在闸门的高电

平时段计数

else

temp<=“00000000000000000000”;

--在闸门的低电平时段清零

endif;endif;

endprocessP1;P2:clk)process(

begin

ifclk′eventandclk=′0′then

counter<=tempendif;

endprocessP2;end;

由于闸门采用的是0.5Hz的方波,因此,输出数值即为频率值。(2)分频模块

通过此模块可对频率计得到的频率进行分频,也可在异或后再分频得到频率为0.5Hz的矩形波。libraryieee;

useieee.stdlogic1164.all;useieee.stdlogicunsigned.all;

entityfenis

instdlogicvector(19downto0);--连接频port(qin:

率计输出的频率值qout:outstdlogic);end;

;在闸门的下降沿将数据读出

2系统工作原理

图1所示是一个数字式相位测量仪的系统工作

示意图。图中,输入的比较信号b与参照信号a,经参数相同的整形电路变换为正方波后,将两个方波

进行异或(在CPLD中完成),同时与测得信号的频率f(由CPLD设计一频率计完成)再异或,然后将得到的信号经2f倍频,再将此信号作为闸门,并在其高电平时段利用高频时钟fc进行计数,最后在下降沿时将计数值读出并设为N,则相位为:

Phase=180°N/fc

该相位测量仪表系统除整形电路外,其余均可由CPLD完成。计数所使用的晶振频率为4MHz时,此系统的分辨率为180°/(4×10)=(4.5×10)°。

6

-5

3基于CPLD的程序设计

设计系统软件时,运用VHDL语言,可将系统分

为频率计、分频器、相位计数器3个子模块,现对其分别进行描述:

(1)频率计

libraryieee;useieee.stdlogic1164.all;useieee.stdlogicunsigned.all;entityfcounteris

sig:instdlogic;--输入信号port(

clk:instdlogic;--0.5Hz的闸门信号,可

由晶振分频得到

counter:outstdlogicvector(19downto0));

--计数输出

图2

硬件原理图

-26-

《国外电子元器件》2004年第4期2004年4月

ifs2=′0′then

′1′;--若s1超前s2,输出为pre<=

′1′,否则输出′0′

else

′0′;pre<=endif;

architecturedataoffenis

signaltemp:stdlogicvector(19downto0);signala:stdlogic;begin

temp)process(

begin

iftemp<qinthentemp<=temp+1;else

temp<=“00000000000000000000”;a<=nota;endif;

a;--进行2f倍分频qout<=

endprocess;end;

(3)相位测量

该模块将分频模块得到的信号作为闸门,然后利用外部晶振进行计数,其设计原理与频率计相同。由于相异或的一个周期对应输入的两路方波信号的半个周期(180°),而且只能测量到最大180°的相位差,因此,还须判断超前或滞后,才能测量出大于180°的相位差,具体程序如下:libraryieee;

useieee.stdlogic1164.all;entityprelagis

port(s1,s2:instdogic;

outstdlogic);pre:end;

architecturedataofprelagis

begin

lag:s1)process(

begin

ifs1′eventands1=′1′then

--两输入信号

--判断结果输出

end;

endif;

endprocesslag;

(4)模块的组合

在Max+PlusII中,采用原理图输入方式可将上述各模块组合成一个软件系统,然后将其综合下载到CPLD即可完成相位测量仪的设计,其具体设计图见图3所示。

图3中,A、B为输入信号a、b经过整形得到的方波信号。Fcounter为频率计模块,Fen为分频器,Phasecounter为相位测量计数器,Pre-lag为超前滞后判断模块。

4结束语

基于CPLD逻辑器件EMP7128SLC84-15构成

的相位测量系统具有测量频带宽、分辨率高、误差小、成本低、简单易行等优点,完全能够满足实际测量的要求。而且,由于完全采用的是CPLD设计,因此,该系统十分易于升级。

参考文献1.王振红.VHDL数字电路设计与应用实践教程[M].北京:机械工业出版社,2003.

2.赵俊超,等.集成电路设计VHDL教程[M].北京:北京希望电子出版社,2002.

收稿日期:2003-09-26

咨询编号:040408

图3CPLD设计图